FPGA-Programmierung mit C/C++ und Vitis HLS (Seminar | Ostfildern)

Warum sollten Sie dieses Seminar besuchen?

Sie entwickeln FPGA-basierte Systeme und stehen vor der Herausforderung, komplexe Algorithmen schnell und effizient in Hardware umzusetzen? Vielleicht kennen Sie auch diese Situation: Der klassische FPGA-Entwurf mit VHDL oder Verilog kostet viel Zeit, Iterationen dauern lange und Optimierungen sind aufwendig.

Mit High-Level Synthese (HLS) gehen Sie einen deutlich produktiveren Weg. Sie beschreiben Hardware mit C/C++ und erzeugen daraus automatisch optimierte FPGA-Architekturen. Dadurch verkürzen Sie Entwicklungszeiten erheblich und können schneller verschiedene Designvarianten vergleichen.

In diesem Seminar lernen Sie, wie Sie Algorithmen mit C/C++ effizient für FPGAs entwickeln, High-Level Synthese gezielt einsetzen und IP-Cores für moderne MP SoC-Systeme erstellen. Sie arbeiten mit Vitis HLS aus der Xilinx Vitis Toolkette, analysieren Syntheseergebnisse und optimieren Ihre Hardware gezielt auf Performance, Latenz und Ressourcenverbrauch.

Das Ergebnis: Sie entwickeln FPGA-Designs schneller, strukturierter und effizienter – und steigern gleichzeitig die Qualität Ihrer Implementierungen.

Ziel der Weiterbildung

Was lernen Sie konkret?

In diesem praxisorientierten Seminar steigen Sie Schritt für Schritt in den FPGA-Entwurf mit C/C++ und High-Level Synthese ein. Vorträge und praktische Übungen wechseln sich ab, sodass Sie das Gelernte sofort anwenden.

Nach dem Seminar können Sie:

• Algorithmen in C/C++ für FPGA-Hardware beschreiben und synthetisieren

• mit Vitis HLS innerhalb der Vitis Toolkette arbeiten

• verschiedene Hardware-Architekturen aus einem C/C++-Code generieren und vergleichen

• Syntheseberichte analysieren und gezielt Optimierungen ableiten

• den Einfluss von Datentypen, Bitbreiten und Fixpunktarithmetik auf Ressourcen und Performance bewerten

• Interfaces für IP-Cores entwickeln, einschließlich AXI-Busschnittstellen

• eigene IP-Cores in ein FPGA-basiertes System integrieren

• Hardware gezielt durch Pipelining, Entrollen und Schleifen beschleunigen

Sie erhalten damit das notwendige Know-how, um High-Level Synthese im FPGA-Design professionell einzusetzen und Entwicklungsprozesse deutlich zu beschleunigen.

Eventdatum: 10.03.27 – 11.03.27

Eventort: Ostfildern

Ansprechpartner: info@tae.de